Samsung apunta a duplicar el ancho de banda de HBM4E con la nueva memoria HBM5
El fabricante coreano busca un salto en rendimiento y eficiencia energética, lo que podría implicar una interfaz de 4,096 bits.
Samsung ha confirmado en el 'Memory Executive Summit', celebrado antes de Semicon Taiwan 2026, que su próxima generación de memoria HBM5 duplicará el rendimiento de la HBM4E y mejorará la eficiencia energética en un 20%. El anuncio, realizado por Choi Jang-seok, jefe de planificación de producto del departamento de memoria de la división DS de Samsung, fija un objetivo técnico muy ambicioso para la especificación, que está ahora en fase de desarrollo.
La vía de los pines
Casi no es realista duplicar la tasa de transferencia de datos de una generación a otra sin más. Esta declaración sugiere fuertemente que HBM5 logrará ese salto duplicando el número de pines de la interfaz para aumentar el ancho de banda. Actualmente, fabricantes como Micron, SK hynix y Samsung, junto con desarrolladores de PHY como Cadence o Synopsys, ofrecen controladores HBM4/HBM4E con tasas de hasta 16 GT/s, aunque la norma oficial de JEDEC para HBM4E se sitúa en torno a los 12 GT/s.
Para que HBM5 alce el vuelo, la especificación debe optar por una de tres vías: duplicar la tasa por pino a 24 GT/s, ensanchar la interfaz de 2,048 a 4,096 bits, o combinar ambas. Ampliar la interfaz es generalmente más sencillo para la eficiencia por vatio que duplicar la velocidad de señalización, ya que esta última exige drivers más rápidos, mayor igualación y márgenes de temporización extremadamente estrictos. Sin embargo, pasar de 2,048 a 4,096 pines implica el doble de rutas TSV/I/O, bumps y una base die de complejidad extrema, lo que puede contrarrestar las ganancias en picos por bit. Un compromisó razonable podría ser una interfaz de 3,072 bits con un aumento moderado en la tasa de transferencia, aunque los ingenieros de JEDEC aún no han decidido.
Si se logra el doble de ancho de banda por stack, cada módulo HBM5 alcanzaría picos de 4 TB/s ya en 2028-2029. TSMC estima que los aceleradores de IA llegarán a finales de la década a configurar 20 a 24 stacks de HBM5/HBM5E por paquete, lo que se traduce en un ancho de banda de memoria de entre 80 y 96 TB/s. Por ahora, cualquier debate sobre los detalles de la especificación sigue siendo especulativo, pero el objetivo de Samsung de duplicar los 2 TB/s de HBM4E en una sola generación es, sin lugar a dudas, agresivo.
