CPython añade RISC-V como plataforma soportada de nivel 3
El equipo de desarrollo de Python da entrada oficial a la arquitectura abierta en su documento de soporte, tras meses de pruebas sobre hardware real y con máquinas cedidas por el proyecto RISE.
CPython ya soporta oficialmente RISC-V. El equipo de desarrollo del intérprete ha aceptado la arquitectura de conjunto de instrucciones abierto como plataforma de Tier 3 dentro de PEP 11, el documento que rige qué sistemas reciben soporte upstream. El anuncio lo firmó el contribuidor Stan Ulbrych en el blog del proyecto, después de meses de trabajo repartido entre pruebas, parches y revisión comunitaria.
Llegar hasta aquí no ha sido un trámite. Los contribuidores han pasado meses ejecutando baterías de tests sobre silicio real, cerrando bugs específicos de la arquitectura, reforzando la infraestructura de compilación y revisando cambios ajenos. Una parte de ese esfuerzo vino con hardware puesto encima de la mesa: el proyecto RISE cedió varias máquinas RISC-V físicas que hacen de buildbots, los nodos que compilan y lanzan las pruebas automáticas y donde se depuran los fallos propios de la plataforma.
Qué implica ser Tier 3
El nivel 3 no es el techo ni tampoco una promesa de estabilidad total. Según el propio documento de soporte de plataformas, una plataforma en este escalón puede romperse de forma ocasional sin que eso bloquee una release del núcleo. Lo que cambia es que ahora hay soporte upstream oficial, y eso elimina una fricción histórica para quien quiera meter RISC-V en sus pipelines de integración continua sin depender de parches externos.
El siguiente cuello de botella es de latencia. Los buildbots suelen ejecutar las pruebas después de que un parche entra, así que los defectos se detectan con retraso. Para acortar ese ciclo, el equipo trabaja con RISE dentro de su iniciativa RISC-V Runners y quiere meter hardware de esa arquitectura directamente en el pipeline de integración continua de CPython, de modo que los contribuidores reciban respuesta automatizada antes.
Más adelante, los mantenedores quieren subir RISC-V a Tier 2 en PEP 11 e investigar optimizaciones específicas de la arquitectura que expriman mejor las capacidades del silicio. En las discusiones de la comunidad han salido perfiles como RV64GC y estándares en camino como RVA23, y se ha hablado de extensiones vectoriales, manipulación de bits e instrucciones sin ramas como vías para mejorar el rendimiento del intérprete.
Hace falta gente que lo use
Ulbrych lo dejó claro: "Necesitamos que la gente lo use y nos dé feedback. Si tienes acceso a hardware RISC-V, prueba a compilar y ejecutar CPython, lanza tus cargas de trabajo y tus suites de pruebas, y cuéntanos qué se rompe". Es la parte que ningún buildbot cubre: escenarios reales en placas distintas.
Queda además el resto del ecosistema. CPython es solo una capa: que RISC-V sea viable de verdad depende de que paquetes de terceros, compiladores, toolchains e infraestructura de desarrollo vayan acompañando. RISC-V es un estándar abierto, sin licencias propietarias ni lock-in de proveedor, y quien administra sistemas que ya conviven con x86 y ARM tiene ahora una razón menos para descartarlo en su hoja de ruta.
