AMD destapa Venice: Epyc de 256 núcleos, 1 GB de L3 y PCIe 6.0 en 2026
La compañía publica un whitepaper con la arquitectura de sus próximos Epyc basados en Zen 6, pensado para responder al relato de Nvidia sobre sus CPUs Vera.
AMD ha puesto sobre la mesa los datos de sus futuros Epyc Venice, la generación basada en Zen 6 que llegará en 2026. La compañía ha publicado un whitepaper en el que confirma hasta 256 núcleos por socket, 1 GB de caché L3 y 128 carriles de PCIe 6.0, y que apunta directamente al relato que Nvidia está construyendo alrededor de sus CPUs Vera. Es el cambio arquitectónico más profundo en la gama Epyc desde Rome, en 2019.
Venice no es un solo chip. Como ya ocurrió con Turin, AMD parte la familia en dos: piezas optimizadas para densidad y piezas optimizadas para frecuencia. La de 256 núcleos es la densa. La otra se queda en 96 núcleos, pero alcanza boosts de 5 GHz.
Dos sabores de silicio
Bajo el heat spreader hay dos dies de E/S rodeados de ocho CCDs. Los de densidad pasan a 32 núcleos y 128 MB de L3 compartida cada uno, cuatro veces más que antes, lo que deja un gigabyte de L3 en el encapsulado completo. Los de frecuencia se conforman con 12 núcleos y 48 MB de L3 por chiplet, un 50 % más que la generación anterior.
Aquí está el cambio interesante: en Venice ya no hay diferencia entre un núcleo Zen 6C y un Zen 6 más allá del reloj. En generaciones previas, los CCD compactos compartían los mismos 32 MB de L3 que los estándar, así que las piezas de más núcleos tenían la mitad de caché por núcleo. Ya no. Cualquier CCD entrega al menos 4 MB de L3 compartida por núcleo. Conviene recordar que los núcleos compactos de AMD no son equivalentes a los E-cores de Intel: la ISA es idéntica, solo se cambia reloj por superficie.
El subsistema de E/S es la otra novedad. Son dos dies en lugar de uno, pegados el uno al otro, y el enlace entre CCDs y E/S es la razón probable. Los 128 carriles de PCIe siguen ahí, pero ahora son 6.0, el doble de rápidos, y llega soporte para CXL 3.1, lo que abre la puerta a agrupar memoria entre equipos mediante appliances de memoria en red. En el apartado de DRAM, 16 canales de DDR5 a 8000 MT/s, o 12.800 MT/s con MRDIMM, que se traducen en 1,6 TB/s de ancho de banda, casi el triple que Turin. AMD dice que en STREAM Triad se queda en unos 1,3 TB/s. La cifra es suya, no de un tercero.
La tabla de SKUs
El catálogo SP7 filtrado arranca en el EPYC 9996, 256 núcleos y 512 hilos, boost de hasta 4,1 GHz y 600 W configurables a la baja hasta 400 W. Por debajo hay piezas de 192, 168, 128 y 96 núcleos, con el 9686F de 96 núcleos y 5 GHz como el más rápido en reloj de la lista. El 9656 baja a 400 W, y el más pequeño de los conocidos, el 9556, se queda en 64 núcleos.
Las piezas optimizadas para rendimiento son las que se venderán en 2026. El resto de la cartera SP7, junto con las variantes para HPC e IA, se reparte a lo largo de 2027. Lo que sigue sin estar sobre la mesa es la microarquitectura Zen 6 completa: hay plataforma, hay caché y hay E/S, pero el detalle de los núcleos todavía no ha salido. Y los números de rendimiento comparados con la competencia son, por ahora, los que AMD pone en su propio papel.
